중국의 새 기술이 TSMC와 ASML을 위협하는가

중국이 선전 연구소에서 EUV 시제품을 만들고, EUV 없이 DUV 멀티패터닝으로 7나노급 칩을 생산하며, 타오 스케일링으로 미세화의 한계를 우회하려 한다는 흐름을 정리한다. 광원 공개 수치와 장비 축적 현황을 짚고, 각 주장의 검증 가능성과 한계를 함께 본다.

⏱ 00:00로이터 보도에 따르면 중국 선전의 보안 연구소에서 극자외선(EUV) 노광 장비의 시제품이 완성됐다. 이 장비는 과거 ASML에서 일했던 엔지니어들이 중국 공장에 있던 구형 ASML 시스템의 부품을 추출해 역설계한 결과물이다. 현재 EUV 광원은 생성하지만 아직 칩을 찍어내지는 못하며, 내부 목표는 2028년 첫 시제품 칩 생산이고 소식통은 2030년이 더 현실적이라고 본다.

영상은 이 시제품 자체보다 중국이 장비 복제를 넘어 노광 장비 자체를 무의미하게 만들려는 흐름이 더 중요하다고 짚는다.

⏱ 02:00EUV는 파장이 13.5나노미터로 짧아 어떤 렌즈로도 초점을 맞출 수 없고 공기 중에서도 흡수되기 때문에 진공에서 거울로 빛을 모아야 한다. ASML 장비는 녹인 주석 방울을 초당 5만 번 쏘아 올리고 레이저 펄스 두 번으로 타격해 플라즈마를 만들며, 그 빛을 칼 자이스가 만든 극도로 매끄러운 거울로 반사한다.

장비 가격은 2억 달러를 넘고 약 20년의 개발 기간과 여러 기업의 대규모 공동 투자가 필요했으며, 니콘과 캐논도 결국 포기했다. 이 독점 구조 때문에 미국은 2019년 이후 EUV 장비의 중국 반입을 막아 왔다.

⏱ 06:58랑다오 실렉스는 2024년 설립된 스타트업으로, 2025년 10월 상하이 전시회에서 EUV 광원을 공개했다. 회사는 부품의 90%가 국산이라고 밝히며 20kHz 구동 1,000W 레이저, 2% 이상의 변환 효율, 15W 이상의 EUV 출력, 100시간 이상 연속 작동을 공개 수치로 제시했다. 다만 실제 작동 모습은 보여주지 않았고 양산까지 3~5년이 남았다고 밝혔다.

영상은 15W가 ASML 생산용 광원이 스캐너 입구에서 내는 수백 와트에 비해 낮고 2012년 서구권 수준에 해당한다고 비교한다. 하얼빈 공업대학은 레이저 대신 전극 사이 주석을 방전으로 이온화하는 레이저 유도 방전 플라즈마 방식을 택했다.

⏱ 10:01중국은 EUV 없이도 193나노미터 DUV 장비를 물에 통과시키고 같은 층을 여러 번 찍는 멀티패터닝으로 7나노급 공정에 근접하고 있다. 이 방식은 느리고 비싸며 공정마다 정렬 오류가 생겨 수율이 떨어진다. 2023년 화웨이 메이트 60이 SMIC의 7나노급 칩을 탑재해 등장했고, 2025년 메이트 80의 기린 9030은 SMIC의 N+3 공정으로 만들어진 것으로 분해 분석에서 확인됐다.

분석에 따르면 로직 밀도는 제곱밀리미터당 약 1억 1,300만 개 트랜지스터로 TSMC N6의 약 1억 800만 개보다 약간 높고, 최소 메탈 피치 32.5나노미터는 DUV 멀티패터닝만으로 구현됐다. 다만 격차는 4~5년 수준이며, 수율은 20~40%로 추정되고 제조 원가는 TSMC보다 40~50% 높다는 보고가 있다. 이는 시장 논리가 아닌 정부 보조금으로 유지되는 구조다.

⏱ 12:58기술 및 국가 전략 연구 그룹의 추정에 따르면 중국 소유 팹은 2012년부터 2026년 초까지 343대의 이머전 DUV 장비를 축적했고, 대다수가 7나노급 생산이 가능한 장비다. 2024년부터 2026년 초 사이에만 130억 달러 이상을 들여 장비를 사들였으며, 이 시기 중국은 ASML의 최대 고객이었다.

7월 27일 보도에 따르면 상하이 국영 기업이 이머전 DUV 양산을 시작했고, 연내 첫 장비가 SMIC와 CXMT 등으로 향하며 이후 몇 년간 수십 대 규모로 늘어날 예정이다. 해당 장비는 ASML의 2008년형 NXT 1950i 수준으로 알려졌으며, 일부 핵심 부품은 여전히 일본에서 공급받는다고 한다.

⏱ 16:09중국과학원 마이크로전자연구소는 TSMC와 삼성이 3나노 이하에서 쓰는 적층 나노시트 구조의 GAA 트랜지스터를 침수 DUV 장비만으로 구현했다고 발표했다. 온오프 전류비가 100만 배에 가까워 게이트가 적층 채널을 확실히 제어함을 보여준다.

다만 게이트 피치, 금속 배선 간격, 나노시트 치수, SRAM 밀도 등이 공개되지 않아 상용 3나노 공정과 직접 비교할 수 없으며, 연구 결과로 보는 것이 맞다. 그럼에도 EUV를 기다리지 않고 기존 장비로 로드맵을 밟으려는 방향은 분명하다.

⏱ 18:142026년 5월 IEEE 심포지엄에서 화웨이 반도체 사업 총괄 허팅 보는 미세화 대신 신호 경로 길이를 줄이는 '타오 스케일링 법칙'을 제시했다. 핵심 기법은 로직 폴딩으로, 평면 회로 레이아웃을 접어 블록 간 경로를 짧게 하고 저항과 용량 부하를 줄이는 것이다. 화웨이는 6년간 381개 칩에 이 원칙을 적용했고, 2031년 하이엔드 칩이 1.4나노미터 공정에 상응하는 트랜지스터 밀도를 갖게 될 것이라고 밝혔다. TSMC의 2028년 1.4나노 양산 계획과 비교되지만, 이는 1.4나노 칩을 만들겠다는 말이 아니라 같은 밀도를 구현하겠다는 주장이라는 점이 중요하다.

회의론도 존재한다. 화웨이와 SMIC는 아직 7나노급을 넘는 대량 생산을 입증하지 않았고, 독립 분해 분석에서도 TSMC보다 수년 뒤처지고 비용이 높았다. 아키텍처 수준의 밀도 기법은 다른 기업도 시도할 수 있어 우위가 지속될지는 불확실하다.